|
|
 |
FPGA ·ÎÁ÷¼³°è 0
|
|
ÀÛ¼ºÀÚ: °ü¸®ÀÚ
2023-07-03 17:47
 Á¶È¸ : 1,820
|
|
|
<ȸ»ç°³¿ä>
»ê¾÷¿ë Àü·ÂÀü¿øÀåÄ¡ Á¦Á¶¾÷ü·Î¼, Ư¼öÀü¿øÀåÄ¡ Á¦Á¶ ¹× ÆÇ¸Å¸¦ ¸ñÀûÀ¸·Î 1996³â 1¿ù¿¡ ¼³¸³µÇ¾ú½À´Ï´Ù.
Àü·ÂÀüÀÚ±â¼úÀ» Áß½ÉÀ¸·Î ÇÏ¿© °¢Á¾ »ê¾÷±â¼ú°ú °áÇÕÇÔÀ¸·Î½á ¿Ï¼ºµÇ¸ç, ¾Æ³¯·Î±× ½Åȣ󸮱â¼ú, Àü±â±â±â ¹× ÀüÀÚÀå±â¼ú, ±â°è±¸Á¶ ¹× ¿ªÇбâ¼ú, °íÀü¾Ð ¹× ¹æÀü±â¼ú, ÇöóÁ ÀÀ¿ë±â¼ú, µðÁöÅÐÄÄÇ»ÆÃ ¹× Á¦¾î±â¼ú µîÀÌ º¹ÇÕÀûÀ¸·Î ÅëÇյǾî¾ß¸¸ ±¸ÇöµÉ¼ö ÀÖ´Â ±â¼úÀÔ´Ï´Ù.
Open Position : FPGA ·ÎÁ÷¼³°è
<´ã´ç¾÷¹«>
- MATCHER Á¤¹ÐÁ¦¾î ¹× RF½Åȣó¸®
- FPGA ·ÎÁ÷¼³°è
<Áö¿øÀÚ°Ý>
- Çлç ÀÌ»ó
- Àü±â/ÀüÀÚ/ÄÄÇ»ÅÍ/¼ÒÇÁÆ®¿þ¾î/Á¦¾î°øÇÐ Àü°øÀÚ
- Verilog HDL/VHDL ¼³°è °³¹ß 5³âÀÌ»ó À¯°æÇèÀÚ (Áß±ÞÀÌ»ó)
<¿ì´ë»çÇ×>
- ÀÚÀϸµ½º FPGA (SoC Æ÷ÇÔ)°³¹ß À¯°æÇèÀÚ
<ÆÀ±¸¼º> : ÀÓ¿ø1, Â÷Àå1, ´ë¸®1, »ç¿ø3 ( ±â¼úÀη º¸° Â÷¿ø¿¡¼ Ãæ¿ø )
<±Ù¹«Á¶°Ç>
- ±Ù¹«½Ã°£ : 09:00 ~ 18:00 ( ÁÖ 5Àϱٹ« )
- ±Ù¹«Áö : °æ±âµµ ¾È»ê½Ã ´Ü¿ø±¸
- Á÷±Þ¹×¿¬ºÀ : ¸éÁ¢½Ã °æ·Â°ú ´É·Â, Á÷Àü Á÷Àå ¿¬ºÀµîÀ» Âü°í·Î ÇùÀÇ °áÁ¤ ÇÕ´Ï´Ù.
<¼·ùÁ¦Ãâ>
- Á¦Ãâ¼·ù : ±¹¹®À̷¼, °æ·Â±â¼ú¼(¼öÇà ÀÌ·ÂÁß½É), ÀÚ±â¼Ò°³¼ ( º»ÀÎ ¾ç½Ä MS-word file, ¶Ç´Â ÷ºÎ ¾ç½Ä¿¡ ÀÛ¼º.)
Èñ¸Á¿¬ºÀ ±âÀç.
- Á¦Ãâ¹æ¹ý : (E-mail) jhyoon@hrbrain.net
- Á¦Ãâ±âÇÑ : A.S.A.P
<º¸³»ÁֽŠÁö¿ø¼´Â °³ÀÎÀÇ µ¿ÀÇ ¾øÀÌ ¹«ºÐº°ÇÏ°Ô ÀÌ¿ëµÇÁö ¾ÊÀ¸¸ç, öÀúÇÑ ºñ¹Ðº¸ÀåÀ» ¿øÄ¢À¸·Î ÇØ µå¸³´Ï´Ù. ¶ÇÇÑ ±ÍÇÏ ²²¼´Â Ãë¾÷¿¡ µû¸¥ ÀÏüÀÇ ºñ¿ëÀ» ºÎ´ãÇÏ½Ç Çʿ䰡 ¾øÀ¸´Ï, ¸¹Àº °ü½É°ú Áö¿ø ¹Ù¶ø´Ï´Ù.>
°¨»ç ÇÕ´Ï´Ù.
|
|
|
|
|
|